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Temario del curso
Fundamentos de la Arquitectura RISC-V y Panorama del Ecosistema
Entorno y Adopción Industrial de la ISA RISC-V
- Filosofía de ISA abierta y panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro de Registros (Register File), Ordenación de Bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software para Máquina (MSBL)
Modelos de Memoria y Cumplimiento del ABI
- Especificación de Arquitectura No Privilegiada: mapa CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento del ABI para portabilidad binaria multiplataforma
- Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain de Compiladores
Programación a Nivel de Instrucción
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y Operaciones Atómicas (A)
- Estrategias de programación conscientes del ancho de palabra (bitness) para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebido y en tiempo real
Competencia con la Toolchain de Compiladores
- Toolchain de compilador basada en LLVM: Clang, LLVM y Binutils para compilación cruzada en RISC-V
- Scripts de enlazador (linker), secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código impulsado por perfilamiento
- Flujos de trabajo de desarrollo de toolchains de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin costo, gestión insegura de memoria y desarrollo bare-metal
- Ambientes No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
- Desarrollo de BSP para RTOS Zephyr y Buildroot para objetivos RISC-V
- Interfaz de periféricos: GPIO, I2C, SPI, UART y programación de controladores DMA
Optimización de Energía y Rendimiento
- Gating de reloj, gestión de dominios de alimentación y optimización de modos de bajo consumo
- Análisis de rendimiento preciso por ciclo con perfiles de simulación y contadores de rendimiento de hardware
- Tuneo de latencia de interrupción en tiempo real para aplicaciones críticas en seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
- UEFI/EDK II en RISC-V: desarrollo de la pila moderna de arranque de firmware
- Puerto de Coreboot y U-Boot para computadoras de placa única RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos, topología de CPU y desarrollo de controladores de interruptores (AIA)
- Desarrollo de BSP de proveedores y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, pila de red y soporte de contenedores (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado en FPGA
Arquitectura e Integración de SoCs Multi-núcleo
- Metodologías de diseño de Network-on-Chip (NoC) para procesadores multi-núcleo RISC-V
- Coherencia de caché Axi4/CHI y protocolos de comunicación entre procesadores
- Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL de proveedores
- Diseño de matriz de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis y implementación en FPGA del núcleo RISC-V (p. ej., BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales de RISC-V y Aceleración Específica del Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Acceso vectorial carga/almacenamiento, multiplicación-acumulación fusionada vectorial (VFMA) y aceleración de cálculos de matrices
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de DSP Personalizado e Instrucciones Específicas del Dominio
- Diseño de aceleradores específicos del dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para generación de instrucciones personalizadas y emisión de código
- Estrategias de particionamiento hardware/software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático Periférico en RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neural: arreglos sístolicos, núcleos tensoriales y compresión de pesos para aceleración de IA on-chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para implementación periférica en RISC-V
- Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU host RISC-V con NPU acelerador de IA para tuberías de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos de ML
- Gestión térmica y presupuestación de energía para sistemas de inferencia de IA periférica
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución Confiable
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración de OP-TEE, entornos de ejecución confiables clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas de RISC-V (extensiones Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques de canal lateral: programación de tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Diseño de Arquitectura Personalizada e ISA Avanzada
Arquitectura Específica del Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en el ABI y proceso de presentación de especificaciones a RISC-V International
- Diseño de archivo de registros personalizado con CBAR (Registros de Dirección Base Personalizada) para despacho de operandos
- Pipelining de instrucciones, detección de hazards y modificaciones de pipeline para extensiones personalizadas
Verificación y Aprobación de Modificaciones de Arquitectura Personalizada
- Diseño de bancos de pruebas para extensiones personalizadas: generación de estímulos dirigida vs. aleatoria con restricciones
- Marcos de pruebas regresivas y verificación impulsada por cobertura para modificaciones arquitecturales
- Pruebas de interoperabilidad: aseguramiento de que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones Automotrices y Críticas en Seguridad de RISC-V
Cumplimiento de Normas Funcionales y Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos en seguridad
Aplicaciones Industriales en Tiempo Real y Computación Periférica
- Cumplimiento de SIL IEC 61508 y programación determinista en plataformas multicore RISC-V
- Desarrollo de gateways IoT industriales con RISC-V: conectividad, análisis periférico y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo Integral de Sistemas RISC-V
Proyecto de Ciclo Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de pruebas UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
- Personalización del BSP de Linux y toolchain para el núcleo RISC-V personalizado
- Implementación de cargas de trabajo de IA: integración de NPU, cuantización de modelos y benchmarks de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y benchmarking de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia de IP y presentación al equipo multidisciplinario
21 Horas
Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
