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Temario del curso
Fundamentos de la Arquitectura RISC-V y Visión General del Ecosistema
Panorama de la ISA RISC-V y Adopción en la Industria
- Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
- Modelo Mental de RISC-V: Arquitectura Load-Store, Archivo de Registros, Ordenación de Bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicona de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento de ABI
- Especificación de Arquitectura No Privilegiada: mapa de CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento de ABI para la portabilidad binaria entre plataformas
- Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain de Compiladores
Programación a Bajo Nivel de Instrucciones
- Instruções enteras base (I), extensión Multiplicación/División (M), extensiones de operaciones atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebidos y en tiempo real
Dominio de la Toolchain de Compiladores
- Toolchain de compilador basada en LLVM: Clang, LLVM, Binutils para cross-compilación RISC-V
- Scripts de enlazador, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrinsics de compilador, niveles de optimización y ajuste de código basado en perfiles
- Flujos de trabajo de desarrollo de toolchains de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación del sistema Rust para RISC-V: abstracciones sin costo, gestión insegura de memoria y desarrollo bare-metal
- Entornos No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/I mapeado a memoria
- Desarrollo de BSP para RTOS Zephyr y Buildroot para objetivos RISC-V
- Interfaz de periféricos: programación de GPIO, I2C, SPI, UART y controladores DMA
Optimización de Potencia y Rendimiento
- Gating de reloj, gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento preciso por ciclo con simuladores de perfiles y contadores de rendimiento de hardware
- Ajuste de latencia de interrupción en tiempo real para aplicaciones críticas en seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Firmware de Arranque y Ecosistema de Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo del stack de firmware moderno para arranque
- Portado de Coreboot y U-Boot para computadoras de placa única RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de device tree, topología de CPU y desarrollo de controladores para el controlador de interrupciones (AIA)
- Desarrollo de BSP del proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, stack de red y soporte de contenedores (Docker, Kubernetes) en sistemas anfitriones RISC-V
Diseño de SoC RISC-V y Prototipado con FPGA
Arquitectura y Integración de SoC Multicore
- Metodologías de diseño de Red en Chip (NoC) para procesadores multicore RISC-V
- Protocolos de coherencia de caché Axi4/CHI e intercomunicación entre procesadores
- Integración de IP de código abierto: OpenCores, Framework ChIPS y componentes RTL del proveedor
- Diseño de matriz de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basados en FPGA
- Síntesis y implementación de FPGA del núcleo RISC-V (ej. BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica de Dominio
Análisis Profundo de la Extensión RVV (Vector RISC-V)
- Carga/almacenamiento vectorial, multiplicación-suma fusionada vectorial (VFMA) y aceleración de cómputo matricial
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipo de datos para cargas de trabajo DSP y ML
Diseño de Instrucciones DSP Personalizadas y Específicas del Dominio
- Diseño de aceleradores específicos del dominio mediante extensiones personalizadas e interfaces de operando basadas en CBAR
- Modificaciones del frontend del compilador para generación de instrucciones personalizadas y emisión de código
- Estrategias de particionamiento hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático en el Borde sobre RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices sísticas, núcleos tensoriales y compresión de pesos para aceleración IA en chip
- Técnicas de cuantificación de modelos (INT8, INT4, FP8) para implementación en el borde sobre RISC-V
- Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU anfitrión RISC-V con acelerador NPU de IA para pipelines de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y de potencia para sistemas de inferencia IA en el borde
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución Confiable
- Protección de Memoria Física (PMP) y mecanismos de seguridad del andador de tablas de páginas
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración de OP-TEE, entornos de ejecución confiable clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (extenciones Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques de canal lateral: programación de tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Diseño de Arquitectura Personalizada Avanzada y Extensión ISA
Arquitectura Específica del Dominio y Extensiones de Instrucción Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de presentación de especificaciones a RISC-V International
- Diseño de archivo de registros personalizados con CBAR (Registros de Base Direccional Personalizada) para despacho de operandos
- Pipelineado de instrucciones, detección de hazards y modificaciones de pipeline para extensiones personalizadas
Verificación y Firmado de Modificaciones de Arquitectura Personalizada
- Diseño de testbench para extensiones personalizadas: generación de estímulos dirigida vs. estocástica con restricciones
- Frameworks de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitecturales
- Pruebas de interoperabilidad: garantizar que las instrucciones personalizadas funcionen dentro de las limitaciones ABI establecidas
Aplicaciones RISC-V Críticas en Seguridad y Automoción
Cumplimiento de Seguridad Funcional y Estándares Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo de interrupciones deterministas, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos en seguridad
Aplicaciones Industriales en Tiempo Real y Computación en el Borde
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multicore RISC-V
- Desarrollo de gateways IoT industrial con RISC-V: conectividad, análisis en el borde y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo de Sistema RISC-V de Extremo a Extremo
Proyecto de Ciclo Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con testbenches UVM y cobertura de verificación formal
- Prototipado FPGA, desarrollo de firmware de arranque e integración del stack de controladores bare-metal
- Personalización de BSP y toolchain de Linux para el núcleo RISC-V personalizado
- Implementación de cargas de trabajo de IA: integración NPU, cuantificación de modelos y evaluación comparativa de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y evaluación comparativa de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multifuncional
Requerimientos
Ninguno.
21 Horas
Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
